西安
應屆畢業(yè)生
碩士
2026-03-09 23:16:33
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職位描述
該職位還未進行加V認證，請仔細了解后再進行投遞！
崗位職責：仿真驗證、UVM平臺搭建及修改 任職要求： 1、 掌握verilog HDL或VHDL語言，熟練使用ISE、Modelsim、QuartusII 、IUS、PT、Leda等FPGA開發(fā)驗證工具，熟悉Xilinx、Actel等公司的FPGA使用； 2、 熟悉Shell、Tcl腳本語言，具有后端時序基礎，熟悉靜態(tài)時序驗證方法的優(yōu)先； 3、具備較強的溝通及需求理解能力; 4、本科以上學歷。職位福利：五險一金、年底雙薪、餐補、帶薪年假、補充醫(yī)療保險、定期體檢、高溫補貼、周末雙休
注：聯系我時，請說是在四川人才網上看到的。
工作地點
地址：西安西安
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求職提示：用人單位發(fā)布虛假招聘信息，或以任何名義向求職者收取財物（如體檢費、置裝費、押金、服裝費、培訓費、身份證、畢業(yè)證等），均涉嫌違法，請求職者務必提高警惕。
